非阻塞赋值： module nonblockingassignment (clk ,q1,q2); input clk; output [2:0] q1,q2; reg[2:0] q1,q2; always @ (posedge clk) begin q1=q1+3'b1; q2=q1; end endmodule 阻塞赋值 module blockingassignment (clk ,... [阅读全文]